Scheture

Schetureプロジェクトは、私たちの回路図キャプチャパッケージです。パッケージは他のStabie - ソフト製品のすべてのと同じデータベース上に構築されています。回路図エディタ等反復インスタンス、bus'edピンやワイヤ、パラメータ渡しを処理します
Schetureの最新の生産バージョンは、最新のアップデートとバグフィックスを取得するために、古いバージョンを使用している場合、それをダウンロードしてください、3.3.1です。
おそらく最高の特徴の一つは、Verilogのまたはスパイスとしてネットリスト形式から模式（記号）を生成するschetureの能力である。 30日間のテストドライブのためにそれを取り、それはあなたのために右であるかどうかを確認します。私たちの自由な30日間の評価の詳細については、価格設定のページを参照してください。

の特長の：ます。

• すべてのオブジェクトの色やフォントのユーザーコントロールます。

<李>の位置、サイズ、フォント、シンボルのプロパティ表示の色を制御します。
• シンボルの具体的な配置は、プロパティ表示位置、サイズ、フォントや色をオーバーライドすることができます。
• 特定の回路図のための可能な名前でシンボルピ​​ンの暗黙的な接続します。
• ここでは回路図では、バルク接続はこのタイプの接続で作られています注意してください。バルクへの明示的な接続が描画されませんが、すべての未接続のバルクは、この回路図に名前で接続されます。
• はシンボルの暗黙のグローバルな接続が可能ピンます。
• シンボルプロパティは、（ネットリスタでは無視IE）表示のために設定することができます。
• 記号発生します。

階層THRU
• ネットトレースします。
• プロパティ値＆QUOT、プッシュ＆QUOT。ダウン可能なプロパティのコンテキスト表示でそうします。
• 抽出します。
• 階層のVerilog出ます。
• 階層スパイス出ます。
• 階層が出スマッシュ。 （イルカのSMASH混合モードシミュレータ用）します。

ネットリストから回路図を構築するための模式発電機に
• ネットます。
• NOR3と加算器のサンプル。これらの両方の回路図は、SPICEネットリストから完全に自動的に建設された。メモのverilogも自動プロービングクロスまたはHDLの可視化のために生成することができます。
• 抽出したネットのR / Cネットワークを可視化する寄生ネット概略図ジェネレータます。

メンター·グラフィックスのRVE製品と
• インターフェース。レイアウト＆回路図の間でのクロスプローブします。
• インターフェースは、ソース波形ビューアGWaveを開きます。
• ユーザースパイスサブ回路とVerilogプリミティブのポート順序が使用可能に指定します。
• プロットし、ライブラリ内のすべての回路図をプロットするコマンドが含まれます。
• はシンボルのサンプルライブラリが提供します。

購入後
• 無料アップグレードします。

のこのリリースのの新機能：

• PDFファイルの生成回路図、回路図、階層のため、またはライブラリ全体。シンボルの回路図が同じPDFに含まれている場合は、シンボルの配置は、簡単​​なナビゲーションのためのファイル内の回路図にリンクされています。簡単な例します。

キープレスの場所で必要に応じてホットキープレススルーを開始するコマンドは、その最初のポイントは、入力したことができるように
• 新しいキーポイントモードが追加されました。
• リファレンスライブラリは、シンボルライブラリを簡単に移動することができるようにTCL表現することができます。
• ネットリストから回路図の世代の新しいECLトランジスタ漂砂アルゴリズムます。

のバージョン3.3.7の新機能のは何ですか。

• 今回のリリースでは、ワイヤーを更新するための高速形のないコマンドが追加直接画面上で、ピン、およびシンボル名します。
• 新しいコマンドがあまりにもそのようなW / Lとしてのシンボルパラメータ値を変更することができます。
• 新しいコマンドを起動した後、単に名前やパラメータ値をクリックします。
• カーソルがウィンドウに表示され、あなたが入力を開始することができます。

そのような画面に表示されるカーソルを移動、削除、矢印のように
• キーズます。
• これは、これらの値を変更するには、既存のフォーム·ベースのインターフェースを使用するより簡単かつ高速です。