verilog2vhdl

verilog2vhdlはVHDLに既存のVerilogデザインを変換したい人のために開発されたユーティリティです＆NBSP;生成されたVHDLは、そのまま動作しない可能性があり、VHDLのデータ型のマッチングを確実にするために、いくつかの手動補正が必要な場合があります。これは、プラットフォーム独立して実行可能JARファイルとしてバンドルさせるためのJava（1.6.xの）で開発された。 Linuxプラットフォームのためにこの無料の翻訳をダウンロードし、Windowsのためにそれをダウンロードするにはこちらをクリックしてくださいするにはここをクリックしてください。
の使用方法：の
verilog2vhdl -in simple_and.v -top simple_and_top -out simple_and.vhd
OR
ます。java -jar $ EDAUTILS_ROOT / libに/ verilog2vhdl.jar -in simple_and.v -top simple_and -out output.vhd
指定されたトップにcorrespomdingちょうどエンティティを作成するための-only_entityのような他のスイッチがあります。同様に、指定されたモジュールに対応するコンポーネント宣言を作成する-only_componentがあります。

の要件の：ます。

• は、Java 2 Standard Editionのランタイム環境ます。